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數(shù)字電路,鎖存器,觸發(fā)器電路介紹
  • 發(fā)布時(shí)間:2023-06-05 21:12:02
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數(shù)字電路,鎖存器,觸發(fā)器電路介紹
與非門R-S鎖存器
R-S鎖存器是靜態(tài)存儲(chǔ)單元中最基本的一種電路結(jié)構(gòu),通常由兩個(gè)或非門或者與非門組成,下圖為與非門搭建R-S鎖存器的電路結(jié)構(gòu)圖。
鎖存器 觸發(fā)器 電路
基本RS鎖存器由電平觸發(fā),并且有一個(gè)重要的約束條件:/SD和/RD不能同時(shí)為零。
即存在約束條件 RD ·SD=0
鎖存器 觸發(fā)器 電路
其中Q為初態(tài),Q*為次態(tài)
電平觸發(fā)器
觸發(fā)器通常分為電平觸發(fā),邊沿觸發(fā),脈沖觸發(fā)
電平觸發(fā)RS鎖存器
由兩個(gè)與非門和SR鎖存器組成電平觸發(fā)器
鎖存器 觸發(fā)器 電路
只有當(dāng)CLK=1為高電平時(shí),G3、G4輸出端才收R和S輸入端控制
帶異步復(fù)位,異步置位的電平觸發(fā)RS鎖存器
只需在/SD和/RD加入低電平,即可將觸發(fā)器置1和置0;在正常由時(shí)鐘信號(hào)控制情況下/SD和/RD應(yīng)為高電平。
鎖存器 觸發(fā)器 電路
電平觸發(fā)D觸發(fā)器
電平觸發(fā)D觸發(fā)器,也稱D型鎖存器
鎖存器 觸發(fā)器 電路
若D為1,在CLK=1期間,輸出端Q為1,在CLK=0低電平期間,輸入端D無(wú)效,輸入端與非門置1,輸出端Q保持不變;若D為0,在CLK=1期間,輸出端Q為0,在CLK=0低電平期間,輸出端Q保持0不變,完成了鎖存功能。
邊沿觸發(fā)器
為提高觸發(fā)器可靠性,增強(qiáng)抗干擾能力,希望觸發(fā)器的次態(tài)僅僅取決于CLK信號(hào)上升沿或下降沿時(shí)刻輸入信號(hào)的狀態(tài),而之前和之后的狀態(tài)不對(duì)輸出造成影響。
下圖為由兩個(gè)電平D觸發(fā)器搭建的邊沿觸發(fā)器
鎖存器 觸發(fā)器 電路
當(dāng)CLK為低電平時(shí),CLK1為高電平,F(xiàn)F1的輸出Q跟隨D變化而變化,保持Q1=D,此時(shí)CLK2為低電平,F(xiàn)F2的輸出Q2保持原來(lái)的狀態(tài)不變。
當(dāng)CLK由低電平變高電平時(shí),CLK1變?yōu)榈碗娖?,Q1保持為CLK上升沿到達(dá)前瞬間輸入端D的狀態(tài)(這也時(shí)setup存在的原因),此后不隨D的狀態(tài)而改變。而此時(shí)CLK2變?yōu)楦唠娖剑琎2跟隨當(dāng)前時(shí)鐘沿傳輸?shù)牡臄?shù)據(jù)Q1變化,此時(shí)Q被置位成時(shí)鐘上升沿瞬間D端的狀態(tài),而于之后D的狀態(tài)無(wú)關(guān)。
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