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  • CMOS電路三態(tài)門概念原理應用解析
    • 發(fā)布時間:2023-06-03 18:28:51
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    CMOS電路三態(tài)門概念原理應用解析
    三態(tài)門-概念
    三態(tài)門輸出電路除了有高低電平兩個狀態(tài)之外,還有第三個狀態(tài)--Hi-Z高阻態(tài);
    三態(tài)門-電路原理
    電路 三態(tài)門
    三態(tài)門-應用
    a.雙向傳輸
    在verilog我們使用inout的端口時,常常會使用這樣的語句:assing out = en ? out_tmp : 1'bz;其含義是當en=1時,輸出接口輸出具體電平out_tmp,en=0時則當作輸入接口使用,賦值為Hi-Z態(tài),允許外部信號的拉低或者拉高;
    電路結(jié)構(gòu)如下圖
    電路 三態(tài)門
    b.總線結(jié)構(gòu)
    電路 三態(tài)門
    電路結(jié)構(gòu):
    電路 三態(tài)門
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