了解基于電源抑制參數的去耦需求解析
本文將討論如何通過電源去耦來保持電源進入集成電路（IC）的各點的低阻抗。
諸如放大器和轉換器等模擬集成電路具有至少兩個或兩個以上電源引腳。對于單電源器件，其中一個引腳通常連接到地。諸如ADC和DAC等混合信號器件可以具有模擬和數字電源電壓以及 I/O電壓。像FPGA這樣的數字IC還可以具有多個電源電壓，例如內核電壓、存儲器電壓和I/O電壓。
不管電源引腳的數量如何，IC數據手冊都詳細說明了每路電源的的允許范圍，包括推薦工作范圍和最大絕對值，而且為了保持正常工作和防止損壞，必須遵守這些限制。
然而，由于噪聲或電源紋波導致的電源電壓的微小變化—即便仍在推薦的工作范圍內—也會導致器件性能下降。例如在放大器中，微小的電源變化會產生輸入和輸出電壓的微小變化，如圖所示。
放大器的電源抑制顯示輸出電壓對電源軌變化的靈敏度
如果放大器正在驅動負載，并且在電源軌上存在無用阻抗，則負載電流會調制電源軌，從而增加交流信號中的噪聲和失真。
適當的局部去耦在PCB上是必不可少的。
典型的4層PCB通常設計為接地層、電源層、頂部信號層和底部信號層。表面貼裝IC的接地引腳通過引腳上的過孔直接連接到接地層，從而最大限度地減少接地連接中的無用阻抗。
電源軌通常位于電源層，并且路由到IC的各種電源引腳。顯示電源和接地連接的簡單IC模型如圖2所示。
IC內產生的電流流過走線阻抗Z的電流產生電源電壓VS的變化，這將會產生各種類型的性能降低。
通過使用盡可能短的連接，將適當類型的局部去耦電容直接連接到電源引腳和接地層之間，可以最大限度地降低對功率噪聲和紋波的靈敏度。去耦電容用作瞬態(tài)電流的電荷庫，并將其直接分流到地，從而在IC上保持恒定的電源電壓。雖然回路電流路徑通過接地層，但由于接地層阻抗較低，回路電流一般不會產生明顯的誤差電壓。
下圖顯示了高頻去耦電容必須盡可能靠近芯片的情況。否則，連接走線的電感將對去耦的有效性產生不利影響。
高頻去耦電容的正確和錯誤放置
圖左側，電源引腳和接地連接都可能短，所以是最有效的配置。然而在圖右側中，PCB走線內的額外電感和電阻將造成去耦方案的有效性降低，且增加封閉環(huán)路可能造成干擾問題。
電源去耦路徑
去耦電容擺放的位置及PCB走線是相當重要的，不合理的走線可能會使去耦電容幾乎沒有起到作用
在計算并聯有電容的負載發(fā)生階躍，負載兩端的電壓變化情況時，有公式 ΔU=IR
其中
I 為負載電流，R為電容的等效串聯電阻?？梢?，去耦電容的等效串聯電阻越小，負載階躍時電壓的變化量越小。平時使用的電解電容具有一定的R，這是不可避免的，只能通過優(yōu)化布線來減少PCB走線對R的影響。
在 PCB 布局時，應檢查去耦電容的放置是否符合以下原則：
（1）將電解電容放置在電源芯片或大電流負載的附近；
（2）0.1uF 瓷片電容最靠近芯片引腳放置；
（3）電源走線經過電容引腳之后再到達芯片供電引腳。
在設計大電流PCB時，經常需要使用多邊形鋪銅工具來布線，這可以增大走線所承受的電流，但有一些需要注意的地方。
走線加寬后，電流路徑的寬度增加，于是，在左圖中，大部分的電流沿著橙色箭頭的方向流入芯片，僅有小部分電流由綠色箭頭，流經去耦電容，再流入芯片，這回降低電容的去耦作用。因此，如右圖所示，在電容的引腳處劃開，可以使電流先流經去耦電容，在流入芯片。
在實際電路板的布線中，最好是沿著電路的電流流動方向來進行電路的設計。
選擇正確類型的去耦電容
低頻噪聲去耦通常需要用電解電容（典型值為1µF至100µF），以此作為低頻瞬態(tài)電流的電荷庫。將低電感表面貼裝陶瓷電容（典型值為0.01µF至0.1µF）直接連接到IC電源引腳，可最大程度地抑制高頻電源噪聲。所有去耦電容必須直接連接到低電感接地層才有效。此連接需要短走線或過孔，以便將額外串聯電感降至最低。
大多數IC數據手冊在應用部分說明了推薦的電源去耦電路，用戶應始終遵循這些建議，以確保器件正常工作。
鐵氧體磁珠并非始終必要，但可以增強高頻噪聲隔離和去耦，通常較為有利。這里可能需要驗證磁珠永遠不會飽和，特別是在運算放大器驅動高輸出電流時。當鐵氧體飽和時，它就會變?yōu)榉蔷€性，失去濾波特性。
在為去耦應用選擇合適的類型時，需要仔細考慮由于寄生電阻和電感產生的非理想電容性能。
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