近年來(lái),隨著各類電子系統(tǒng)的高功能和高性能化,IC芯片的消耗電流量越來(lái)越大。另一方面,IC的高功能化推動(dòng)了內(nèi)部結(jié)構(gòu)的精細(xì)化,因此IC的耐電壓下降,電源電壓值下降??唇陙?lái)的趨勢(shì),需要減少電壓波動(dòng),而另一方面,IC消耗電流變化又在增加。因此,需要進(jìn)一步降低另一個(gè)因素——阻抗。
本文以TDK公司的技術(shù)注釋(AN)為基礎(chǔ),介紹通過(guò)活用電源完整性(PI)將兩端子MLCC(積層陶瓷貼片電容)改為低ESL產(chǎn)品,以降低電源線路阻抗和減少去耦電容數(shù)量。
1. 低電壓/大電流電源線的去耦電容
隨著電源電壓值的下降,為了抑制電壓波動(dòng),降低電源線路的阻抗顯得越來(lái)越重要。為了在基板尺寸以及貼裝區(qū)域等受到嚴(yán)格限制的情況下,實(shí)現(xiàn)系統(tǒng)需要的阻抗特性,TDK提出了將MLCC替換為低ESL產(chǎn)品來(lái)減少去耦電容數(shù)量的方案。
同時(shí),由于電子設(shè)備系統(tǒng)的高功能化和高速動(dòng)作化,系統(tǒng)內(nèi)部數(shù)字IC用電源線路的特性(PI:電源完整性)顯得越來(lái)越重要。提高PI的關(guān)鍵在于降低電源線路的阻抗,因此,在低電壓且大電流的電源回路中,會(huì)使用大量的MLCC作為去耦電容,通過(guò)并聯(lián)多個(gè)電容來(lái)實(shí)現(xiàn)低阻抗。
但是,隨著安裝小型化,對(duì)基板尺寸和貼裝區(qū)域的限制越發(fā)嚴(yán)格,已很難為了得到期望的阻抗特性而大量貼裝必要的MLCC。
不同并聯(lián)貼裝數(shù)量的MLCC阻抗頻率特性圖
2. 采用少量的低ESL產(chǎn)品,實(shí)現(xiàn)低阻抗
一個(gè)有效的解決方法是,采用少量的低ESL產(chǎn)品,實(shí)現(xiàn)低阻抗。根據(jù)TDK公司的建議,采用低ESL型電容能夠降低去耦電容的數(shù)量和減少貼裝面積。低ESL型電容是低電感成分(ESL)的產(chǎn)品,在從低頻到高頻的寬頻帶實(shí)現(xiàn)了低阻抗。因此,大量使用通常型電容才能實(shí)現(xiàn)阻抗特性,低ESL型電容只需很少的數(shù)量即可實(shí)現(xiàn)。
典型低ESL產(chǎn)品的阻抗頻率特性
通常10個(gè)2端子產(chǎn)品 vs 1~2個(gè)低ESL產(chǎn)品的阻抗頻率特性
3. 基板配線圖案也是電路的一部分
除了去耦電容的最佳選定和最佳結(jié)構(gòu)化之外,貼裝基板的圖案設(shè)計(jì)對(duì)電源線路的低阻抗化也有重要作用。貼裝基板的線路用導(dǎo)體圖案和通孔中存在電阻成分、寄生電感和雜散電容,在電源線路的阻抗設(shè)計(jì)中,基板本身的電氣成分也需要作為阻抗成分的一部分在基板圖案設(shè)計(jì)中加以考慮。
通常DC-DC轉(zhuǎn)換器和IC(Processor)之間的回路示意圖
一般來(lái)說(shuō),隨著基板設(shè)計(jì)的深入而會(huì)出現(xiàn)各種制約,需要根據(jù)基板類型/貼裝面/IC Pin Layout/周邊元器件布局等貼裝基板結(jié)構(gòu),來(lái)選定最佳的電容類型、數(shù)量結(jié)構(gòu)、基板線路式樣、元器件排版等提供方案。例如,在基板圖案設(shè)計(jì)正式開始之前,TDK也可對(duì)需要的MLCC去耦電容數(shù)量、無(wú)法將MLCC配置在IC附近時(shí)的容許距離等進(jìn)行驗(yàn)證和提案,解決用戶電源線路設(shè)計(jì)方面的困擾。
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